Laporan Akhir Modul 2- Percobaan 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian
5. Video Rangkaian Simulasi

6. Analisa

7. Link Download

1. Jurnal [Daftar]

2. Alat dan Bahan [Daftar]

1.Sinyal  Generator

2. J-K Flip Flop IC 74LS112

3. LED

4. Switch SPDT

3. Rangkaian Simulasi [Daftar]

 

4. Prinsip Kerja [Daftar]

 

Tabel Kebenaran J-K Flip Flop

 

 

    Pada percobaan 1 menggunakan rangkaian counter asynchronous yang berarti output ari masing-masing flip flop akan bergantian dari kondisi 0 ke 1 atau dari kondisi 1 ke 0 secara bergantian. Untuk clocknya berasal dari sinyal generator dan diinputkan ke j-k flip flop pertama, dapat dikatakan bahwa clokc dikendalikan oleh 1 j-k flip flop saja. Untuk mengaktifkan clock pada j-k flip flop kedua itu berasal dari output Q' dari j-k flip flop pertama.Untuk mengaktifkan clock pada j-k flip flop ketiga itu berasal dari output Q' dari j-k flip flop kedua. dan juga Untuk mengaktifkan clock pada j-k flip flop keempat itu berasal dari output Q' dari j-k flip flop ketiga. Maka dapat dilihat bahwa LED berlogika 1 secara bergantian pada setiap LEDnya. 

    Pada J-K flip flop cocok untuk digunakan pada rangkaian counter karena j-k flip flop memenuhi syarat yang dimana syaratnya pada counter yaitu nilai output Q dan Q' nya tidak boleh sama. Kondisi inilah yang dikatakan kondisi Toggle, yaitu ketika input J dan K berlogika 1 atau High maka output pada Q dan Q' nya adalah komplemen dari nilai yang sebelumnya. Dengan kata lain pada rangkaian counter tidak boleh nilai pada Q dan Q' nya itu sama2 berlogika 1.

   

5. Video Rangkaian Simulasi [Daftar]

6. Analisa [Daftar]

1. Analsa percobaan output dari j-k flip flop kedua, ketiga, dan keempat, apa beda dengan jk Flip flop 1? (Clue: gambarkan timing diagramnya) 

 

Jawab:

     Pada percobaan 1 menggunakan rangkaian counter asynchronous yang berarti output ari masing-masing flip flop akan bergantian dari kondisi 0 ke 1 atau dari kondisi 1 ke 0 secara bergantian. Untuk clocknya berasal dari sinyal generator dan diinputkan ke j-k flip flop pertama, dapat dikatakan bahwa clokc dikendalikan oleh 1 j-k flip flop saja. Untuk mengaktifkan clock pada j-k flip flop kedua itu berasal dari output Q' dari j-k flip flop pertama. Untuk mengaktifkan clock pada j-k flip flop ketiga itu berasal dari output Q' dari j-k flip flop kedua. dan juga untuk mengaktifkan clock pada j-k flip flop keempat itu berasal dari output Q' dari j-k flip flop ketiga. Maka dapat dilihat bahwa LED berlogika 1 secara bergantian pada setiap LEDnya.

    Maka dapat dilihat bahwa perbedaan dari j-k flip kedua, ketiga dan keempat itu adalah kondisi LED nya berlogika 1 atau dalam kondisi on. LED pada J-k flip flop pertama lebih dahulu on dibandingkan LED j-k flip flop kedua, ketiga dan keempat berdasarkan input clock dari signal generator. Selanjutnya LED pada J-k flip flop kedua lebih dahulu on dibandingkan LED j-k flip flop ketiga dan keempat berdasarkan input clock dari Q' j-k flip flop pertama. Selanjutnya LED pada J-k flip flop ketiga lebih dahulu on dibandingkan LED j-k flip flop keempat yang berdasarkan input clock dari Q' j-k flip flop kedua. Dan juga LED pada J-k flip flop keempat baru aktif berdasarkan input clock dari Q' j-k flip flop kedua. Dengan kata lain LED on secara bergantian berdasarkan inputan clok dari sebelumnya. Atau dapat dilihat pada Timing Diagram dibawah ini:

2. Jelaskan pengaruh JK flip flop pada rangkaian percobaan 1, dan bandingkan dengan RS flip flop pada TP sebelumnya!

Jawab: 

    Flip flop yang cocok untuk digunakan pada rangkaian counter adalah j-k flip flop, karena j-k flip flop memenuhi syarat yang dimana syaratnya pada counter yaitu nilai output Q dan Q' nya tidak boleh sama. Kondisi inilah yang dikatakan kondisi Toggle, yaitu ketika input J dan K berlogika 1 atau High maka output pada Q dan Q' nya adalah komplemen dari nilai yang sebelumnya. Dengan kata lain pada rangkaian counter tidak boleh nilai pada Q dan Q' nya itu sama2 berlogika 1. Sedangkan pada r-s flip flop ketika R dan S berlogika 1 maka pada outputya yaitu Q dan Q' berlogika 1 juga atau nilainya itu tetap. Maka dari itu r-s flip flop tidak memenuhi syarat rangkaian counter yang dimana nilai output Q dan Q' nya tidak boleh sama.

   

7. Link Download [Daftar]

1. File Rangkaian

2. Video Simulasi

3. HTML