1. Jurnal [Daftar]
2. Alat dan Bahan [Daftar]
1. J-K Flip Flop IC 74LS112
2. D Flip Flop IC 7474
3. LED
4. Switch SPDT
3. Rangkaian Simulasi [Daftar]
4. Prinsip Kerja [Daftar]
Kondisi 1
Pada kondisi 1 switch 1 berlogika 1 yaitu pada input S (Set) berlogika 1 pada J-K flip flop dan D flip flop maka pada output pada Q pada J-K flip flop berlogika 0 dan kebalikannya pada Q' berlogika 1. Pada D flip flop input S berlogika 1 maka outputnya pada Q berlogika 0 dan pada Q' Berlogika 1. Kondisi ini sudah sesuai dengan tabel kebenaran yang dimana pada tabel kebenaran J-K flip flop ketika S diberi inputan 1 dan pin J dan K berlogika 0 dan clock low maka kondisi Q' nya tidak berubah yaitu berlogika 1 tetapi pada output Q berlogika 0. Pada D Flip Flop sesuai dengan tabel kebenaran yang dimana jika input D dan Clock berlogika 0 maka output Q Reset ke 0 sehingga hanya Q' yang berlogika 1.
Kondisi 2
Pada kondisi 2 switch 0 berlogika 1 yaitu pada input R (Reset) berlogika 1 pada J-K flip flop dan D flip flop maka pada output pada Q pada J-K flip flop berlogika 1 dan kebalikannya pada Q' berlogika 0. Pada D flip flop input R berlogika 1 maka outputnya pada Q berlogika 1 dan pada Q' Berlogika 0. Kondisi ini sudah sesuai dengan tabel kebenaran yang dimana pada tabel kebenaran J-K flip flop ketika R diberi inputan 1 dan pin J dan K berlogika 0 dan clock low maka kondisi Q' nya berubah menjadi berlogika 0. Pada D Flip Flop didapatkan bahwa jika input D dan Clock berlogika 0 yaitu Q berlogika 1 sehingga kondisinya tetap berlogika 1 yang artinya dapat dilihat pada tabel kebenaran dengan keterangan bahwa "menahan kondisi Q terakhir" dengan kata lain kondisinya tidak berubah atau tetap. Pada Q' ketika R diberi input 1 maka Q' berlogika 0.
Pada kondisi 2 switch 0 berlogika 1 yaitu pada input R (Reset) berlogika 1 pada J-K flip flop dan D flip flop maka pada output pada Q pada J-K flip flop berlogika 1 dan kebalikannya pada Q' berlogika 0. Pada D flip flop input R berlogika 1 maka outputnya pada Q berlogika 1 dan pada Q' Berlogika 0. Kondisi ini sudah sesuai dengan tabel kebenaran yang dimana pada tabel kebenaran J-K flip flop ketika R diberi inputan 1 dan pin J dan K berlogika 0 dan clock low maka kondisi Q' nya berubah menjadi berlogika 0. Pada D Flip Flop didapatkan bahwa jika input D dan Clock berlogika 0 yaitu Q berlogika 1 sehingga kondisinya tetap berlogika 1 yang artinya dapat dilihat pada tabel kebenaran dengan keterangan bahwa "menahan kondisi Q terakhir" dengan kata lain kondisinya tidak berubah atau tetap. Pada Q' ketika R diberi input 1 maka Q' berlogika 0.
5. Video Rangkaian Simulasi [Daftar]
6. Analisa [Daftar]
Bandingkan hasil percobaan dengan teori (dengan melihat dari tabel kebenaran)
1. Tabel Kebenaran J-K Flip Flop
2. Tabel Kebenaran D Flip Flop
Kondisi 1
Pada kondisi 1 switch 1 berlogika 1 yaitu pada input S (Set) berlogika 1 pada J-K flip flop dan D flip flop maka pada output pada Q pada J-K flip flop berlogika 0 dan kebalikannya pada Q' berlogika 1. Pada D flip flop input S berlogika 1 maka outputnya pada Q berlogika 0 dan pada Q' Berlogika 1. Kondisi ini sudah sesuai dengan tabel kebenaran yang dimana pada tabel kebenaran J-K flip flop ketika S diberi inputan 1 dan pin J dan K berlogika 0 dan clock low maka kondisi Q' nya tidak berubah yaitu berlogika 1 tetapi pada output Q berlogika 0. Pada D Flip Flop sesuai dengan tabel kebenaran yang dimana jika input D dan Clock berlogika 0 maka output Q Reset ke 0 sehingga hanya Q' yang berlogika 1.
7. Link Download [Daftar]
Tidak ada komentar:
Posting Komentar